技術產生背景

隨著航空電子系統復雜性的增加，以及增加使用現場可編程門陣列（FPGA）的硬件驗證是航空航天領域內的一個主要問題。事實上，除了承認使用常用的電子設計自動化（EDA）工具- 設計輸入，綜合，布局布線，靜態時序分析- 美國聯邦航空管理局（FAA）的官員在欣賞EDA工具如何能夠提高驗證，可追溯性和項目管理。值得慶幸的是，在更廣泛的半導體行業正在使用的工程師航空電子設備應用程序可以在一定的方法繪制基于FPGA的設計工作，以驗證應用專用集成電路（ASIC）設計。

盡管它們具有不同的商業模式，其體積是一個關鍵的區別中，航空電子設備公司的FPGA和一個半導體公司設計的ASIC可以使用許多相同的硬件驗證技術設計- 其條件是在航空電子公司還必須通過嚴格的認證流程，通過正式RTCA / DO-254（“設計保證指南機載電子硬件”）。

該DO-254標準規定的硬件設計和硬件驗證應該是獨立的。在設計的生命周期而言，這意味著設計工作，以滿足規定的要求和驗證工程師尋求證明該設計符合要求（即基于需求的驗證或RBV）。

現代的，尤其是自動化，可使用驗證技術的航空電子設備的設計的驗證，但可能不適合用于認證目的。例如，基于事務的驗證（TBV），其廣泛用于更廣泛的半導體工業中，以高級別要求操作，但可能不適合的低級別的要求，如單個信號的定時的驗證。然而，這并不是說TBV沒有發揮作用，航空電子設備的設計在未來發揮，現在越來越多等等。航空電子系統的復雜性不斷增加將推動朝RBV TBV，很可能是通過要求的方式被表達更有利于TBV。

為什么單獨模擬是不夠的

模擬器起到驗證了巨大的作用。 （使用不同的模擬器），因此，以執行不同的模擬的需要- 雖然非常有用的，它們是，在一定程度上，在相當有限的工具它們只能提供在設計流程中的某些點的設計的信心。

例如，一個HDL仿真驗證設計（作為編碼在VHDL中，例如）的行為如預期。它通過行使使用HDL測試代碼的綜合RTL子集（即，在寄存器傳輸級設計意圖）做到這一點。模擬器是完全確定的，因為它總是會產生對給定的設計和測試平臺相同的結果。然而，真正的硬件不確定性。多個時鐘域，例如，引入不確定性。此外，RTL仿真與理想的時鐘進行，時間不一致而像亞穩態效應不藍本- 也不是時鐘相位和頻率漂移。

時序仿真是因為時間的不成比例需要模擬甚至幾秒鐘的價值FPGA操作的更準確，但很少實用。幸運的是，RTL模擬可以增強引進在模擬跨時鐘域路徑的不確定性的建模。

值得注意的是，在更廣泛的半導體行業，一些ASIC驗證團隊聲稱，HDL仿真器不使用在所有的驗證環境中。此外，對于非常大的設計，豐富的RTL模擬可能不會因為所花費的時間逼真。相反，仿真器被用來加快驗證過程。

仿真器使用多個FPGA來實現設計。通過將硬件在環，信心增加;但不一定為100％，作為仿真設計可能是也可能不是確定的，可以或可以不能夠模擬現實亞穩態的問題和非理想的時鐘。這一切都取決于仿真的設計是如何映射到仿真器的FPGA以及如何生成的時鐘。

它是可以觀察到真實的硬件（即，FPGA）的同時運行的仿真，提供該ASIC測試設計用于非確定性的行為制備的行為。此外，它們不得包含任何假設，如從測試響應總是出現一個給定接口上在給定的時間。這是因為，在實際硬件中，響應可以更早或更晚出現- 甚至可能被重新排序- 由于仿真設計的不確定性的行為。

這是很容易實現的“定向”這樣的假設和定時測試平臺，其中僅在模擬運行，而半導體公司使用不定時的“交易”測試平臺（見圖1），其中涉及到時間的任何假設的實現都很難實現。經過測試的設計要求通信接口協議封裝在交易者。只有交易者可能包含定時HDL代碼，通常由接口協議要求。

原理解析

原理如圖所示

圖1：導演和交易測試平臺

在硬件驗證的好處

可以理解，驗證在環硬件帶來了更多的現實驗證過程。然而，對于一個基于FPGA的航空電子設備的應用程序，這將是矯枉過正映射FPGA設計到基于多片FPGA仿真器。

這是很容易采取目標FPGA及其接口連接到驗證環境。許多航空電子設計，例如，使用Aldec公司的DO-254符合性測試系統（CTS）（見圖2），不僅驗證他們的設計，而且還根據RTCA / DO-254規范，以取得所需認證學分。

圖2：Aldec公司的DO-254/ CTS平臺- 用于'在速度，在硬件'驗證

在CTS中，目標設計運行在目標設備在高速（其被安裝在一個自定義的子板）。仿真測試平臺作為測試向量，以支持100％的FPGA引腳級的可控性和可見性需要測試RBV實現正常范圍和異常范圍的測試。

這里的問題是：能否傳統執導測試平臺，航空電子行業內流行的，適用于真正的硬件？ 是。在Aldec的DO-254/ CTS的情況下，例如，它會自動應用用于仿真到實際硬件測試向量。如所提到的，因為真正的硬件不那么確定，可以模擬結果和實際硬件測試之間發生錯配。這種差異- 例如，橫過時鐘域或者非理想時鐘信號的亞穩態- 可以使用圖形波形觀測器工具的影響。

DO-254 / CTS™母板

驗證工程師必須決定，在調查期間，如因任何差異的原因是一個過于簡單的功能仿真還是真實的硬件問題被標記。在決策過程中幫助，比較工具可以被配置為接受所造成的實際硬件的不確定性的行為差異。

多種配置選項都是必需的，從簡單的寬容或偏移開始以及檢測和所選接口匹配整個交易結束。一旦整個系統的配置是否正確，全部由模擬測試基準覆蓋的要求，可迅速地與真實硬件驗證。更重要的是，該過程是自動化的和可重復的。

因此，驗證工程師也不能幸免與應用電路板的工作月，試圖掩蓋在物理測試的要求。一些物理測試必須與應用板上仍然執行，因為FPGA將需要與董事會其他組件進行交互。具有在FPGA內部有什么誠信的信心是一個很大的鼓舞，雖然。

DO-254/ CTS™子板

交易測試平臺

讓我們切換回ASIC世界了一會兒。ASIC驗證工程師可以在一個行為像真實的硬件仿真器上運行測試平臺。該測試平臺的設計與非確定性的硬件（即仿真器的FPGA）的工作。結果的正確性在使用事務的抽象級別被檢查，并且不確定性通過雜交時鐘域信號（或其它的定時效應）引入導致相對于時間的事務的位置的變化。

這不是為無時序事務測試設計（參見圖3），它可以與發生和交易的各種命令的不同時間自動處理的問題。沒有人工審核需要檢查結果的正確性。它可以自動完成。

圖3：交易測試平臺

然而，傳統的定向測試基準也可以是交互的，并且可以在滯后或測試的接口上的操作的重排序正確反應，所以不宜它們只是工作以及對真實硬件事務測試平臺？不幸的是，沒有。即使傳統的測試平臺是互動的，它不能直接與由于速度約束真實硬件進行通信。HDL仿真器的速度不夠快與真正的硬件進行通信。如果模擬的測試平臺太慢提供測試向量實時硬件，測試向量必須在一個文件中被收集，并在實際速度以后施加到硬件。

幸運的是，TBV方法更加靈活。一個TBV測試平臺的設計上的交易者（圖1），這是在仿真器實現沿，并以相同的速度為，被測試的設計工作的通信。

該事務處理器也可以作為測試平臺和被測設計之間的速度橋梁。如果測試平臺太慢的交易者通常要保持測試的設計處于觀望狀態的能力。此外，交易測試平臺的速度更快，因為他們在一個更高的抽象層次上運行，使用相對短消息通信交易者。此外，驗證系統的速度可以通過傾倒與交易者交換以一個文件中的消息，沒有不必要的延遲后把它們應用到硬件增加。

該方法TBV傳統上基于SystemC和SystemVerilog語言和庫TLM一樣，SCV或VMM，OVM或UVM有關。究其原因，聯想可能是因為TBV經常與約束隨機生成方法使用。提到的庫包含TBV測試平臺的實施與約束隨機生成有用的元素。

SystemVerilog的測試平臺與UVM庫中的航空電子社區已經使用;然而，TBV方法不需要被限制在任何特定的語言或庫。

交易測試平臺可以用任何語言來實現。事實上，約束的隨機生成是不用于約束的數據結構的隨機化適當內置構建體中的HDL語言實現困難得多。

一個VHDL測試平臺也可以是事務性的，即使不使用約束的隨機生成。它可以在更高的抽象水平編寫，并與試驗設計了交易者溝通。 （圖4顯示了Aldec公司的DO-254 / CTS如何適應這一點。）

圖4：Aldec公司的DC-254 / CTS與交易者的工作。

這樣的測試平臺架構足以從在環硬件快速靈活的驗證獲益;的技術已在航空航天工業中使用。

只是為了讓個人的觀察，并在核實超過50個基于FPGA的使用航空電子應用Aldec公司的DO-254 / CTS，我注意到，像ARINC 818高速接口（或其他基于LVDS信號）總是使用驗證事務級方法，因為高速接口操作不能被分析（幾乎）在比特級別。他們必須進行解碼，并在一個更抽象的層次提供了分析。傳統的位級方法用于低速接口。

項目總結

總之，TBV正在的航電設備的設計人員采用。它目前正在與RBV相關認證的目的，雖然TBV主要用于高速接口，航空電子測試平臺可能會演變成為在不久的將來完全事務性測試平臺，特別是在系統的Verilog的日益普及和UVM庫的光在測試平臺和SoC FPGA接近航電項目。

此外，由于在本文開頭提到的，求的FPGA DO-254符合面臨相當大的挑戰，擁有嚴格的基于需求的設計和驗證的過程，必須遵循以確保產品發揮預期的作用。可追溯性，因此，必須在這方面Aldec公司的規格，TRACER，很多被認為是公司的DO-254解決方案組合的一部分，被許多航空電子設備公司，以支持其RBV。

來源：“光電帝——聚焦每周世界光電技術最前沿”