布線（Layout）是PCB設計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統的性能，大多數高速的設計理論也要最終經過Layout得以實現并驗證，由此可見，布線在高速PCB設計中是至關重要的。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。

1、直角走線

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。

直角走線的對信號的影響就是主要體現在三個方面：一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；二是阻抗不連續會造成信號的反射；三是直角尖端產生的EMI。

傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算：

C=61W(Er)[size=1]1/2[/size]/Z0

在上式中，C就是指拐角的等效電容（單位：pF），W指走線的寬度（單位：inch），εr指介質的介電常數，Z0就是傳輸線的特征阻抗。舉個例子，對于一個4Mils的50歐姆傳輸線（εr為4.3）來說，一個直角帶來的電容量大概為0.0101pF，進而可以估算由此引起的上升時間變化量：

T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps

通過計算可以看出，直角走線帶來的電容效應是極其微小的。

由于直角走線的線寬增加，該處的阻抗將減小，于是會產生一定的信號反射現象，我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗，然后根據經驗公式計算反射系數：

ρ=(Zs-Z0)/(Zs+Z0)，一般直角走線導致的阻抗變化在7%-20%之間，因而反射系數最大為0.1左右。而且，從下圖可以看到，在W/2線長的時間內傳輸線阻抗變化到最小，再經過W/2時間又恢復到正常的阻抗，整個發生阻抗變化的時間極短，往往在10ps之內，這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的。

很多人對直角走線都有這樣的理解，認為尖端容易發射或接收電磁波，產生EMI，這也成為許多人認為不能直角走線的理由之一。然而很多實際測試的結果顯示，直角走線并不會比直線產生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻射已經小于儀器本身的測量誤差。

總的說來，直角走線并不是想象中的那么可怕。至少在GHz以下的應用中，其產生的任何諸如電容，反射，EMI等效應在TDR測試中幾乎體現不出來，高速PCB設計工程師的重點還是應該放在布局，電源/地設計，走線設計，過孔等其他方面。當然，盡管直角走線帶來的影響不是很嚴重，但并不是說我們以后都可以走直角線，注意細節是每個優秀工程師必備的基本素質，而且，隨著數字電路的飛速發展，PCB工程師處理的信號頻率也會不斷提高，到10GHz以上的RF設計領域，這些小小的直角都可能成為高速問題的重點對象。

2、差分走線

差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。

何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。