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【深度好文】一文講透高速信號完整性分析和測試

2024-12-24 來源：微波射頻網字號：大中小

高速IEEE ETH以太網主流速率已經從10G支持到100G、200G、400G、800G以及未來的1.6T，消費電子類的高速總線USB3/4/PCIE6的信號速率已經覆蓋了從2.5G到64Gbps的速率范圍，高速FPGA的串行高速接口速率則從8Gbps猛增到28Gbps，DSP和ADC/DAC從3Gbps過渡到32Gbps。

隨著數字電路工作速度的提高，PCB、連接器、背板上信號的傳輸速率也越來越高，其中串行數據通信在傳輸中占據主導地位。按照最嚴格性能標準制造的擁有精密設計的各種高速互連的PCIE/ETH/VPX背板，以及高速線纜，在當今社會對于高速信號需求普遍存在的大背景下變得至關重要。背板是嵌入式系統中的通信主干，必須按照嚴格的信號完整性標準進行設計，以確保系統內模塊之間及時、準確的數據傳輸，要滿足高速傳輸的性能預期，信號完整性至關重要。

由于高速串行信號傳輸速率不斷攀升，在電路設計過程中，工程師常常遇到諸多棘手問題，諸如：系統不穩定、間歇性的死機、不同產品兼容性差以及經常出現誤碼等，而這些現象多半是信號完整性的問題。依照信號傳輸的完整流程，分別針對 TX 端（發送端）、傳輸鏈路以及 RX 端（接收端）進行測試，便能夠精準地定位問題根源，從而為后續的優化改進工作提供有力依據，確保高速傳輸系統的高效穩定運行。

什么是信號完整性？

信號完整性（Signal Integrity，簡稱SI）是指信號在線路傳輸過程中保持質量的能力，其核心要求在于確保信號的完整性、準確性和可靠性。在電子系統設計中，如果信號能夠按照既定的時序、持續時間和電壓幅度到達接收端，則表明該電路具有良好的信號完整性。良好的信號完整性意味著信號在傳輸和接收過程中能夠維持規定的電平和時序。反之，若信號完整性差，其影響因素諸多。其中主要是電源完整性問題。影響因素包括時序問題、反射、串擾、傳輸距離、信號衰減、溫度變化、信號傳輸介質、雜散、地彈、振鈴等，這些都會對信號完整性造成負擔，從而導致系統的穩定性下降、誤碼率增加、功耗增加和性能下降。因此，在高速電路設計中，確保良好的信號完整性至關重要。

在高速電路設計面臨三個嚴峻的問題：信號完整性SI ,電源完整性PI,電磁干擾EMI。SI的主要任務是保證數字電路各芯片之間信號的準確傳遞；PI的主要目的是確保各部分電路和芯片的可靠供電和噪聲抑制；EMI主要目的是確保PCB電路即不干擾其它設備，也不被其它設備干擾。值得注意的是SI的問題，一半以上是因為電源不好引發的信號質量問題，在EMI問題中，一個重要的影響因素是PDN上的高頻噪聲尤其是電源/地之間的高頻噪聲。

如何評估高速信號完整性？

在高速信號傳輸鏈路中互連鏈路上任何一個環節的故障可能影響整個系統工作的效率以及穩定性，對于測試人員需要花費更多的成本去發現問題、定位問題、分析問題、解決問題。新標準逐漸從單一互連簡單要求的基礎上，額外增加協同整體要求。整個高速鏈路性能的評估，包括Tx發送端，傳輸鏈路，以及Rx接收端三大部分組成，發送、接收、電纜或者背板需要放在一個互連鏈路中評估。評估時按照時域、頻域和其他進行不同儀表的選取。

高速鏈路信號完整性測試工具

TX發送端信號質量的評估

其中TX發送端經常用示波器進行波形完整性、時序完整性、電源完整性、抖動/眼圖等測試。

波形完整性：

主要關注波形的單調性（monotonic）、過沖（overshoot，undershoot）、振鈴（ringing）、衰減。

時序完整性：

主要關注建立保持時間（setup/hold time）、時序抖動（timing jitter）、skew、毛刺等。

電源完整性：

簡稱PI，是單板電源設計的一項技術，通過合理的電源平面和濾波設計，為單板上的器件提供穩定/潔凈的電源供電，保證單板穩定工作，所以紋波測試為電源測試的必測項，PI和SI是相互影響的。PI包括電源系統設計、直流壓降分析、電壓瞬態分析、同步開關噪聲以及器件建模等。

抖動/眼圖：

損耗、反射、串擾三大信號完整性的殺手給信號傳輸帶來巨大影響，會使信號的抖動變大，眼圖變差，干擾時鐘恢復，降低系統性能，進而在接收端帶來誤碼。

在高速串行信號物理層一致性測試中，抖動和眼圖已經成為了一個繞不開的話題，它是評估高速信號質量的關鍵測試。隨著串行數據傳輸系統的信號速率越來越高，電壓擺幅不斷降低來節約功耗，系統中的抖動占信號區間的比例正變得越來越大。因此，抖動眼圖已經成為限制性能的一個重要因素。隨著抖動的增加，系統誤碼率便會越大。

抖動又可以按照成因分為：TJ、RJ、DJ。DJ中又可細分為PJ、DCD、ISI/DDJ。

其中Random Jitter(隨機抖動)的統計分布是正態高斯分布，是無界抖動，隨著樣本量的增加RJ會一直增加。

然而Deterministic Jitter (確定性抖動)是有界抖動，在達到有限樣本數之后，DJ的peak-peak值不會再增加。

上述抖動在測試中經常用來定位問題信號完整性問題來源，除此之外，我們通常還需要進行眼圖的測試來直觀的表述信號質量的好壞。眼圖是把連續的比特流按照某一特定的時鐘，分割為單獨的比特，而后疊加而形成的圖形，類似一個張開的眼睛，故得名眼圖(Eye-diagram)。眼圖是高速串行信號的宏觀信號質量的整體體現，在眼圖中可以直接反映出串行信號的幅度、抖動特性等。

評估一個眼圖的好和壞，通常利用一些常見的指標來衡量，比如眼高，眼寬，抖動，占空比等。為了簡單而又直觀地判斷眼圖的指標是否符合規范的要求，眼圖模板測試是一種評估高速串行信號質量的手段，將規范指標的要求編寫成一個眼圖模板，然后利用示波器來調用這個模板，這樣就可以直觀看到眼圖是否有碰到模板。如果眼圖沒有碰到模板區域，表示眼圖符合規范要求，結果是Pass；同樣如果有碰到模板區域，結果是Fail，需要工程師對電路進行整改，改進信號質量到Pass。

均衡技術：

隨著高速串行信號的數據速率的越來越高，如PCIE6.0的數據速率已經達到64GT/s，USB4.0 V2的信號速率已經達到80Gb/s。高速信號的趨膚效應和傳輸線的介質損耗，當信號經過傳輸鏈路時，由于信道損耗、阻抗不連續、以及其它信道的干擾等，信號完整性會變差，信噪比也降低，導致接收端的信號抖動變大，眼圖閉合，系統可能出現誤碼。為了改善接收端信號質量，在接收端能得到比較好的眼圖。通常會在發送端做FFE均衡和接收端做均衡來完成信號進行補償，常用的均衡技術有發送端的預加重和去加重以及接收端的CTLE均衡和DFE均衡。

均衡技術是通過均衡器（Equalizer）均衡信道的衰減、均衡數據的碼間干擾。均衡技術以前在通信領域使用，隨著高速串行信號的傳輸速率越來越高，均衡技術的使用場合越來越廣，比如現在的PCIE、USB、HDMI、DDR、DP、TBT等高速信號中都使用了均衡的技術。使用了均衡技術后，補償數據的高頻損耗，使信號的高頻成分與低頻成分基本均衡，從而降低高速信號的碼間干擾。

其中TX端的預加重和去加重的目的都是盡量平衡高頻分量和低頻分量，減少傳輸鏈路對高頻分量衰減大于低頻分量衰減。預加重技術就是在傳輸線的始端增強信號的高頻分量，以補償高頻分量在傳輸鏈路中較大的衰減。去加重則是降低低頻分量的始端信號。

其中RX端最常用的均衡包括FFE、CTLE、DFE。

? FFE實質是使用數字線性高通濾波器提高信號的高頻分量，實現信道的補償, FFE是SerDes系統常用的均衡。為了緩解接收端均衡的壓力，通常SerDes的發送端會采用FFE均衡技術對信號進行預均衡。

? CTLE是直接通過線性模擬高通濾波器擬合信道的衰減，實現信道的補償。信道的頻率響應可以看做是一個低通濾波器，因此將信道和一個高通濾波器串聯就能得到一個全通的濾波器。

? DFE為判決反饋均衡，就是將判決后的信號反饋到輸入信號上。與FFE類似，DFE也是通過數字高頻濾波器實現的，DFE可以只放大高頻信號，而不放大高頻噪聲。

高速傳輸鏈路評估

隨著信號數據速率的越來越高，信號的上升時間也越來越快，阻抗不匹配和偏差可能會導致反射，當快上升沿的信號在電路板上遇到阻抗不連續的位置就會產生很大的反射，會降低信號質量，影響信號完整性。因此走線阻抗是影響高速信號完整性的一個非常關鍵的因素。

如何驗證測試電纜、連接器、PCB板、背板中差分和單端阻抗是否達到設計要求，成為生產商以及高速數字電路設計人員必須關注的問題。對于高速電路，很重要的一點是要保證信號傳輸路徑上阻抗的連續性，這樣可以避免信號產生大的反射。因此需要測試高速電路板的信號傳輸路徑上阻抗的變化情況，從而可以分析問題原因，更好地定位問題的根源，保證高質量的產品快速進入市場。

在高速信號電路設計中，經常采用差分傳輸模式，差分阻抗的測試不同于單端阻抗測試；另外，在高速信號電路中，多個相鄰的信號之間會產生串擾。對PCB走線特別是差分走線的阻抗控制提出了更高的要求。如何驗證差分阻抗是否達到設計要求成為高速設計的工程師關注的問題。目前驗證電纜、連接器、PCB板、背板等傳輸線特性阻抗的最常用方法是TDR方法。

信號在傳輸鏈路路徑上傳輸時會有損耗，反射，串擾的問題，導致信號發生畸變。

? 損耗：傳輸線的損耗對不同頻率是不均勻的，頻率越高，損耗越大，上升沿越緩。速率越高，傳輸線越長，損耗所帶來的問題越嚴重，眼圖越容易閉合。

? 反射：傳輸線上分布電容、電感、和小電阻的存在，會導致傳輸線的分布式阻抗不均勻，信號流經傳輸線時部分能量會沿原路反射回去，通常使用TDR來測量傳輸路徑的阻抗變化，如下圖：

下面為實時示波器TDR阻抗測試：

? 串擾：相鄰通道間通過地線或空間輻射產生的互相影響。頻率越高，串擾越大。串擾會帶來額外的噪聲，毛刺，抖動，并且使得信噪比變差。遠端串擾: 同向傳輸(同源)信號的干擾，幅度高，脈沖很窄。近端串擾: 反向傳輸(非同源)信號的干擾，幅度低，脈沖很寬。

信號在傳輸過程中，對不同速率其損耗不同，反射和串擾都可以導致信號的波形發生失真，導致眼圖閉合。通常使用矢量網絡分析儀VNA進行S參數測試和TDR或VNA進行阻抗測試。

RX接收端容限能力的評估

要滿足高速傳輸的性能預期，高信號完整性至關重要，發送端一般利用實時示波器測抖動和眼圖，接收端需要利用誤碼儀進行抖動容限測試和噪聲容限測試。接收端中包括CDR時鐘恢復、復雜的均衡和信號調理等復雜結構。單純考察發送端是不足以保證沒有誤碼，接收端的測試也是非常重要，各種高速標準也明確提出了接收端容限測試的規范。

接收端容限測試至關重要。RX接收端是整個高速鏈路的最終環節，接收端測試由于在芯片內部，在絕大多數場景無法直接觀測信號完整性問題。最主流的方式是通過創建最的壓力眼來模擬真實世界最苛刻的運行環境。誤碼儀是構建和校準壓力眼的核心測試儀器。對于一個高速傳輸鏈路，接收端需要在最嚴苛的環境中保證可靠的接收傳輸的數據。發送端和鏈路上的各種信號完整性問題都會惡化信號，減小接收機的余量。接收端測試需要誤碼分析儀注入多種不同類型的抖動和噪聲等壓力信號，模擬嚴苛復雜的真實環境，來完成RX接收端的抖動容限和噪聲容限測試。誤碼儀是進行高速SerDes芯片接收端測試必備儀器。

測試原理：

使用測試儀表產生一個劣化（注入抖動）的眼圖信號，俗稱壓力眼信號。壓力眼信號的參數有明確規定，在不同的規范中具體指標會有不同。通過校準后的壓力眼會輸入被測接收機進行抖動容限測試。中星聯華SL3000B系列高性能誤碼儀可提供PJ、RJ、BUJ等抖動注入，可以為RX JTOL測試提供強力支持。

測試流程：

? 產生規范要求的抖動分量，在不同的頻點上分別產生相應的抖動量；

? 將stressed信號注入DUT Rx；

? 統計DUT Tx端發出的信號的誤碼率是否達到要求

注入抖動眼圖：

測試結果圖：

目前，中星聯華的高性能誤碼儀是國內首個支持注入抖動和加噪聲創建壓力信號的高性能誤碼儀，也是目前國內首款能夠滿足接收端抖動容限JTOL和噪聲容限ITOL測試的誤碼儀。其中可支持的注入抖動類型有低頻正弦抖動、高頻周期抖動、BUJ串擾抖動、RJ隨機抖動以及SSC擴頻時鐘等；支持的噪聲類型有CMI和DMI和BBN寬帶白噪聲，有效地解決“卡脖子”的難題。

RX接收端測試利器——

中星聯華高性能誤碼儀