隨著雷達(dá)、電子偵察與對抗、通信等領(lǐng)域技術(shù)的發(fā)展，對頻率源提出了越來越高的要求，主要表現(xiàn)在高頻率、低相噪、低雜散、小步進(jìn)、寬頻帶、小體積等方面。頻率合成技術(shù)作為系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵技術(shù)之一，包括四種合成方式：直接模擬式頻率合成、鎖相頻率合成(PLL)、直接數(shù)字式頻率合成(DDS)和混合式頻率合成(DDS+PLL)

1 指標(biāo)要求與方案分析
    具體指標(biāo)如下：
    頻率范圍：9．87～10．47 GHz
    頻率步進(jìn)：30 MHz
    相位噪聲：≤-93 dBc／Hz@1kHz
    雜散抑制：≤-60 dBc
    跳頻時間：≤50μs

    根據(jù)所列指標(biāo)，如果采用直接模擬式雖然相噪、雜散、跳頻時間等指標(biāo)得以保證，但由于所需設(shè)備量大，導(dǎo)致體積大、成本高。DDS+PLL合成方式包括DDS激勵PLL的方式、DDS內(nèi)插入PLL做分頻器以及DDS與PLL混頻的方式。DDS激勵PLL做分頻器的方式由于DDS最大輸出頻率不高，需要多次倍頻從而惡化相噪，難以滿足系統(tǒng)要求DDS與PLL環(huán)外混頻的方式由于輸出信號的帶寬和雜散主要取決于DDS而難以滿足系統(tǒng)要求，而DDS內(nèi)插PLL作為分頻器的方式得到的信號雜散較低，頻率分辨率小且能做到較寬的頻帶，但是時鐘頻率較高的DDS價(jià)格昂貴。采用鎖相環(huán)合成，雜散性能與相位噪聲性能較好，可實(shí)現(xiàn)的工作頻帶寬，但頻率切換速度較慢，跳頻時間較長。由于系統(tǒng)并沒有對頻率切換速度提出過高要求，因此從價(jià)格方面考慮，我們采用鎖相頻率合成技術(shù)，基于低相噪鎖相環(huán)芯片HMC704LP4設(shè)計(jì)該跳頻源。其原理框圖如圖1所示。

    選用100MHz OCXO晶振作參考輸入信號，采用Hittite公司的小數(shù)分頻數(shù)字鎖相環(huán)HMC704LP4產(chǎn)生9．87～10．47 GHz、頻率間隔為30 MHz的信號。鎖相環(huán)接收來自時序控制板的控制信號，通過對鑒相器的內(nèi)部寄存器進(jìn)行控制，產(chǎn)生所需頻點(diǎn)。由于輸出頻率不能被30 MHz整除，如果選擇整數(shù)模式則鑒相頻率應(yīng)為10 MHz，分頻比N較大，噪聲會以20 lgN惡化。因此我們采用小數(shù)分頻模式，鑒相頻率為100 MHz，提高了相噪性能，同時由于HMC704LP4采用Delta-sigma調(diào)制技術(shù)改善了分?jǐn)?shù)雜散性能，使得輸出信號的雜散滿足要求。

    VCO選用Hittite公司的HMC512，頻率范圍為9．6～10．8 GHz，具有二分頻、四分頻輸出，單邊帶相位噪聲為-110 dBc／Hz@100kHz。高通濾波器采用Mini公司的LTCC高通濾波器HFCN-4600+。

2 主要指標(biāo)分析

2．1 相位噪聲分析

    鎖相環(huán)系統(tǒng)的相位噪聲來源于參考輸入、反饋分頻1／N、電荷泵和VCO。存環(huán)路帶寬內(nèi)，參考輸入的相位噪聲和N分頻的噪聲占很大比例，電荷泵的相位噪聲也很重要。環(huán)路帶寬外的相噪主要由VCO的相噪決定。

    根據(jù)HMC704LP4手冊，其FOM基底為Fp0_dB=-227 dBc／Hz@1Hz；閃爍噪聲基底為Fp1_dB=-266 dBc／Hz@1Hz。輸出為10．47 GHz時可得，PLL基底為

2．2 雜散分析

跳頻源雜散包括鎖相環(huán)的鑒相泄露、小數(shù)雜散以及電磁兼容等方面帶來的雜散。在小數(shù)模式下，由于VCO的輸出頻率與鑒相頻率不是整數(shù)倍的關(guān)系，所以輸出信號的雜散由VCO頻率和鑒相頻率諧波的交互調(diào)產(chǎn)生。小數(shù)雜散位于輸出頻率±[fvco-(nfpd+fpdd／m)]處，其中fpd為鑒相頻率，d<m，m為小數(shù)雜散階數(shù)，大于四階的小數(shù)雜散已經(jīng)非常小可忽略不計(jì)。由理論計(jì)算可得距離輸出頻率最近的雜散為±7 MHz處。雜散都在環(huán)路帶寬之外，環(huán)路濾波器可將其濾除保證雜散≤-70 dBc，滿足要求。

3 電路設(shè)計(jì)與實(shí)現(xiàn)

3．1 HMC704LP4簡介

    HMC704LP4是Hittite公司2011年4月推出的一款低相噪小數(shù)分頻鎖相環(huán)芯片，其最高工作頻率可達(dá)8 GHz，具有整數(shù)模式和小數(shù)模式，包括鑒相器，精密電荷泵，參考分頻器R，可編程分頻器N，Delta-sigma調(diào)制器以及緩沖放大電路等。

    其主要性能指標(biāo)如下：

    (1)噪聲基底在整數(shù)模式下為-233 dBc／Hz，小數(shù)模式下為-230 dBc／Hz；

    (2)采用Delta-sigma調(diào)制技術(shù)改善了分?jǐn)?shù)雜散性能并有周期滑步抑制功能：

    (3)最高參考輸入頻率高達(dá)350 MHz，在整數(shù)模式下鑒相頻率最高為115 MHz，在小數(shù)模式下鑒相頻率最高為100 MHz，最小可至DC；

    (4)該芯片有八個供電引腳，其中電荷泵部分的供電電壓為5 V，其他供電均為3.3 V；5 V電流典型值6 mA；3．3 V電流典型值52 mA；

    (5)三線SPI串口控制。分為HMC模式和開放模式兩種；

    (6)體積小：24引腳4×4mm SMT封裝。

3．2 環(huán)路濾波器的設(shè)計(jì)

    環(huán)路濾波器設(shè)計(jì)是鎖相環(huán)設(shè)計(jì)的關(guān)鍵部分。環(huán)路濾波器處于鑒相器和VCO之間，可以濾除來自晶振的噪聲，鑒相器本身的輸出噪聲和載頻分量，濾除雜散，還可以濾除來自VCO的噪聲，但最重要的是建立起環(huán)路的動態(tài)特性。

    濾波器設(shè)計(jì)時帶寬需要折中考慮。帶寬小，呵降低近端相噪，環(huán)路鎖定時間長。帶寬大，環(huán)路鎖定時間短，但會引入?yún)⒖茧s散。本設(shè)計(jì)借助于Hittite PLL Design設(shè)計(jì)濾波器。該軟件是Hittite公司推出的鎖相環(huán)輔助設(shè)計(jì)軟件，可以仿真鎖相環(huán)的相噪特性、環(huán)路特性等。可通過修改環(huán)路帶寬、相位裕量、零極點(diǎn)等來修改各參數(shù)值。本系統(tǒng)采用四階有源濾波器。電路如圖2所示。 

    其中Cb=100 nF；Rb1=Rb2=1 kΩ；C1=150 pF；C2=3．3 nF，R2=510 Ω，C3=68 pF；R3=510 Ω，C4=15 pF；R4=1．5 kΩ。此時的環(huán)路帶寬280 kHz，相位裕度為60°。

3．3 電路設(shè)計(jì)與軟件實(shí)現(xiàn)

    本跳頻源輸出X波段頻率，電路基板采用ROGERS 4350B (介電常數(shù)3．48，厚度0．508 mm)，各部分電路必須具有良好隔離和屏蔽。整個電路放在鋁腔體中，以保證內(nèi)部和外部的電磁隔離。腔體分為上下兩層。鎖相環(huán)電路放在上層。電源板和控制電路放在下層。為了獲得好的相噪指標(biāo)，對系統(tǒng)的供電設(shè)計(jì)要特別注意。系統(tǒng)供電包括+15V、+5 V和+3．3 V。+15 V、+5 V由電源板經(jīng)過濾波后直接給鎖相環(huán)電路供電。+3.3 V由+5 V經(jīng)LDO產(chǎn)生。各+5 V電源之間用磁珠進(jìn)行隔離，各+3．3 V電源間也果用磁珠進(jìn)行隔離。

    HMC704寄存器較多，配置起來比較復(fù)雜，是設(shè)計(jì)難點(diǎn)之一。我們采用Altera公司的FPCAEP1C3T14417對HMC704進(jìn)行配置。通過SPI串口用開放模式配置，可以減少配置時間，進(jìn)一步減小跳頻時間。利用SCLK上升沿將數(shù)據(jù)、寄存器地址、芯片地址碼依次通過SDI送給PLL內(nèi)部的移位寄存器后，令SEN變?yōu)楦唠娖綄⒁莆患拇嫫髦械臄?shù)據(jù)所存至相應(yīng)鎖存器中，鎖相環(huán)進(jìn)入相應(yīng)頻率鎖定過程。跳頻時，改變頻點(diǎn)只用改變N整數(shù)寄存器和N小數(shù)寄存器即可。